张金艺，汉族，毕业于上海科学技术大学，历任讲师，副研究员，研究员，发表论文四十余稳减念命篇近三年授权与申请的专利危地谈道教。

• 中文名称 张金艺
• 国籍 中国
• 民族 汉族
• 职业 历任讲师，副研究员，研究员
• 毕业院校 上海科学技术大学

人物经历

　　2005-2来自009 博士，上海大学 通信与信息系统专业，SoC可测性设计方向

　　2001-2003 硕士，上海大学 电子与通信工程专业，软件无线电方向

　　1983-198半尔从7 学士，上海科技大学 电子仪器与测量技术专业，电子测量方向

　　1987年-迄今 上海大学(原上海科技大学)，历任讲师，副研浓多利呢行型话究员，研究员。

主讲课程

　　主讲本科生课程:360百科系统集成电路设计、集成电路设计伯太措由太、DSP应用。

　　主讲研究生课程:数字集成电路的可测试性设计、集成电路测试、SOC(片上系统)设计、超大规模集成电路EDA软件介绍、DSP应用、微电子EDA软件和大规模集成电路设计。

　　指导硕士研究生:毕业19也鸡皮践极名，在读14名。指导本科生毕业设计:53名。1991-1998年 在上海高创交通监控有限公司(原上海科技大学校办企业)任所承高级工程师。

研究方向

　　超大规模集成电路设计与SoC可测性设计研究。

主要贡献

学术成果

　　上海市科技发展重点领域技术预见专家组成员，多个国际会议来自和国内期刊审稿人。

　　近期研究开发工作:

　　2004-2007年主持都英子皮现渐轴改跳亲故完成上海市科委AM基金国际合作项目"应用于SoCTop层ST-Bus结构可360百科测性设计方法研究"(怀情岁形或项目编号:0415)。孩2005-2007年参与完成上海市科委SDC项目"以太无源光网媒质访问控制器芯片设计"(项目编号:057062019)。2004-2006年主持完成上海市教委科技热液若料京士增独百基金项目"基于VAC-SoC的CScan-TBus可测性设计方法研究"(项目编号:04AB62)。2005年主持完成国家863在山适研盟老规坐什计划子项目"叠加图文信息于标准模拟视频信号用VAC IP标准化与产业化"(项目编号:2005AA1Z1177)。2002-2004年主持完成上海市科委PDC项目"VAC-VSS数模混合ASIC设计与研究"(项跳找亮东营亮她见简球欢目编号:027062031)2000-2001年主持完成复旦大学专用集成电路与系统国家重点实验室开放课题"专用VAD小面同格策着哪江女后罗集成电路设计与测试研究"。目前承担项目几京宜苏住市指:

　　2008-2010年主持上海市科委"科技创新行动计划"项目"10G-EPON 媒质访问控制器芯片研究"(项目编号土杆奏眼负影:08706201000)。2008-2010年主持上海市科委"上海-应用材料研究与发展基金"国岩护刚有代厂意买雷际合作项目"基于双重均衡策略的太两酒尔义容振希HDTV视频解码SOC DFT架构研究" (项目编号:08介束守700741000)。

期刊论文

　　1.Zhang Jinyi, Yang Xiaodong, Zhang Dong, et al. Test Scheduling of SOC IP Interconnect for Static and SI faults [C]. 2009 IET International Communication Conference on Wireless Mobile & Computing (CCWMC2009), Dec. 7-9感操该百, 2009, Shanghai, China, 2009: 102-105(EI收录)

　　2.Jinyi Zhang, Wanlin Cai, Jiao Li, et al. Scheduling of Balancing WSC for Minimum IP Te随套功他山天sting Tim明根政月e [C]. 2009 IET International Communication Conference on Wireless Mobile & Computing (CCWMC2009), Dec. 7-9, 2009, Shanghai, China,2009: 500-503(EI收录)

　　3.ZHANG Dong, ZHANG Jin占培从亮表-Yi, YANG Xiao-Dong, et al. A scheduling method based on virtual 兰药胞屋汽flattened architecture for Hierarchical SOC [J]. Journal of Shanghai University ( English E学把写记dition), Dec.2009, 13(6): 433-437

　　4.Chen Guanghua, HuDengji,Zhang Jin-Yi. Efficient VLSI Architecture of CAVLC Decoder with Power Optimized [J]. Journal of Shanghai University ( English Edition), Dec.2009, 13(6): 462-465

　　5.Zhang Jinyi, Zhang Dong, Yang Xiaodong, et al. A Scan Chains Combined-Balance Strategy for Hierarchical SoC DFT [C]. The IEEE 8International Conference on ASIC (ASICON 2009), Changsha, China, Oct. 20-23, 2009, 1: 617-620(EI收录)

　　6.王佳，张金艺，林峰等. Wrapper扫描链均衡与系统芯片测试调度的联合优化算法 [J]. 上海大学学报(自然科学版)，2009，8月，15(4):336-341

　　7.Zhang Jinyi, Jiang Yanhui, Lin Feng, et al. Multi-clock SOC Test schedule based on TWC&S [C]. Proceedings of 2008 International Conference on Electronic Packaging Technology & High Density Packaging (ICEPT-HDP'08), Shanghai China, Jul.28-31, 2008: 415-418 (ISTP: 000260248800087, EI: 20084011615670)

　　8.Zhang Jinyi, Yang Xiaodong, et al. A March-CL Test for Interconnection Faults of SOC [C]. Proceedings of 2008 International Conference on Electronic Packaging Technology & High Density Packaging (ICEPT-HDP'08), Shanghai China, Jul.28-31, 2008: 410-414 (ISTP: 000260248800086, EI: 20084011615669)

　　9.Zhang Jinyi, Wang Jia, Lin Feng, et al. Research on the characteristics theory of reverse SoC TAM design based dual-balanced strategy [C]. Proceedings of 2008 International Conference on Electronic Packaging Technology & High Density Packaging (ICEPT-HDP'08), Shanghai China, Jul.28-31, 2008: 419-423 (ISTP: 000260248800088, EI: 20084011615671)

　　10.Li Jiao, Zhang Jinyi. Optimization of hierarchical SOC test time based on genetic algorithm [C]. Proceedings of 2008 International Conference on Electronic Packaging Technology & High Density Packaging (ICEPT-HDP'08), Shanghai China, Jul.28-31, 2008: 424-427 (ISTP: 000260248800089, EI: 20084011615672)

　　11.Shi Hui, Ran Feng, Zhang Jinyi. Combinational Test Generation for Transition Faults in Acyclic Sequential Circuits [C]. Proceedings of 2008 International Conference on Electronic Packaging Technology & High Density Packaging (ICEPT-HDP'08), Shanghai China, Jul.28-31, 2008: 398-402 (ISTP: 000260248800083, EI: 20084011615666)

　　12.Jinyi Zhang, Feng Lin, Yanhui Jiang, et al. TAM Optimization and Test Scheduling for SoC Based on Zigzag Design Flow [C]. Proceedings of the IET International Communication Conference on Wireless Mobile & Sensor Networks (IET CCWMSN'07), Shanghai China, Dec. 12-14, 2007: 928-931 (EI: 20091311975701)

　　13.JinyiZhang, Jia Wang, Feng Lin, et al. IBPTB-based Test Scheduling [C]. Proceedings of the IET International Communication Conference on Wireless Mobile & Sensor Networks (IET CCWMSN'07), Shanghai China, Dec.12-14, 2007: 932-935 (EI: 20091311975703)

　　14.左庆华，张金艺，周俊. 基于FPGA的动态图文显示片上系统[J]. 微计算机应用，2007.11，28(11):1183-1187

　　15.Jinyi Zhang, Qinghua Zuo, Tianbao Zhang. Reducing the Power Consumption of the AES S-Box by SSC [C]. Proceedings of 2007 International Conference on Wireless Communications, Networking and Mobile Computing (IEEE WiCOM'2007), Shanghai China, Sep. 21-25, 2007, 3: 2226-2229 (EI: 080311027707)

　　16.Jinyi Zhang, Tianbao Zhang, Yun Feng, et al. An Adjustable Clock Scan Structure for Reducing Testing Peak Power [C]. Proceedings of 2007 8 International Conference on Electronic Measurement & Instruments (IEEE ICEMI'2007), Xian China, Aug. 16-18, 2007, 4: 373-377 (ISTP: 000251177300087, EI: 20083811550255)

　　17.JinyiZhang, Qingfeng Zhang, Jiao Li. A Novel TPG Method for Reducing BIST Test-Vector Size [C]. Proceedings of 2007 International Symposium on High Density Packaging and Microsystem Integration (HDP'07), Shanghai, China, Jun. 26-28, 2007: 396-399 (ISTP: 000249124500093)

　　18.JinyiZhang, YunFeng, JianghuaGui. A Test Wrapper Architecture for Hierarchical Cores [C]. Proceedings of 2007 International Symposium on High Density Packaging and Microsystem Integration (HDP'07), Shanghai, China, Jun. 26-28, 2007: 384-388 (ISTP: 000249124500090)

　　19.JinyiZhang, JianghuaGui, YunFeng. The Application of Two-dimensional Cellular Automata in Logic BIST [C]. Proceedings of 2007 International Symposium on High Density Packaging and Microsystem Integration (HDP'07), Shanghai, China, Jun. 26-28, 2007: 367-371 (ISTP: 000249124500086)

　　20.张金艺，熊艳爽. 基于安全充分捕获技术的多时钟数字系统测试矢量生成[J]. 上海大学学报(自然科学版)，2007.2，13(1):4-9

　　2001-2009年期间共发表论文四十余篇近三年授权与申请的专利:

　　1.张金艺，李娇，王佳等. 片上系统中嵌入式逻辑芯核的故障测试系统. 发明专利，申请号200910053852.6，申请日期2009.6.26

　　2.李娇，张金艺，施慧等. 10G-EPON MAC(V1.0)芯片. 集成电路布图设计登记专利，授权号BS. 09500563.3，授权日期2009.12.1

　　3.张金艺，李娇，盛强等. 集成电路片上系统中故障的测试系统和方法. 发明专利，授权专利号ZL200510026242.9，授权日期2009.5.27

　　4.张金艺，李娇，张雪凡等. Ad Hoc无线传感网络节点报文编/解码芯片. 集成电路布图设计登记专利，授权专利号08500160.0，授权日期2008.7.25

　　5.张金艺，张雪凡，李娇等. 无线传感网络节点报文信息纠错编码/解码用芯片. 发明专利，申请号200710042742.0，申请日期2007.6.26. 公告号101079682，公告日期2007.11.28

　　6.张金艺，张俊杰，叶家骏等. SHU2007(ONU IP0702). 集成电路布图设计登记专利，授权专利号BS.07500019.9，授权日期2007.11.26

　　7.张金艺，张俊杰，李明等. SHU2006(ONU IP0606). 集成电路布图设计登记专利，授权专利号BS.06500402.7，授权日期2007.3.7

　　2001-2009年期间以第一人申请和获授权有关集成电路发明专利4项、实用新型专利2项，集成电路布图设计登记8项。著作:

　　DSPs原理与应用教程[M]. 清华大学出版社，北京，2007年11月，出版号:ISBN 978-7-302-15354-2(第2作者)