testbench是来自一种验证的手段。首先360百科，任何设计都是会有输入输出的。但是广绝适根在软环境中没有歌物激励输入，也不会对你设计的输出正确性进行评估。那么此时便有一种，模拟实际环境的输入激励和输出校验的一种"虚拟平台"的产生。在这个平台上你可以对你的设计从软件层面上进行分析和校验，这个就是testbench的含义。

• 外文名称 testbench
• 初级应用 testbench更像一个激励的产生器
• 举例 可能有几个input和output
• 数据输出 一个dataout的

初级应用

　　就初学而言，testben来自ch更像一个激励的产处顶苏核生器。举例:一个ram，可能有几个input和output。分别列在下面。

　　clk，时钟输入

　　addr，地址输入

　　wen，写使能

　　data，数据输入

　　然后还有一个dataout的数据输出。那么你可以写学营记困究一个文件，给clk，addr，wen，data执设视象压沉机治良买送入你预想的一些信号，然后观察q的输出，看看ram是否工作正常。那360百科么这个文件从一定意义上可以叫做"testbench"。

　　联想(帮助理解):从quartus里面你仿真，你可能对着那个画图一样的东西画上输入，然后编译以后看他的输出。对吧。那么在ModelSim里面，我告诉你，可以不用画图了~，你只需要按照一定规则写一个.v或者.vhd的文件，然后再在将添加的simulati手液界确亲调速苦科想夜on的设置中设置一个文件，这个文件可以给你的单女挥思乐染政设计提供你预想的输入。这个就是testbench的文件。然后在Multisim这个特定的校艺齐扩剧血软件环境下，这个软件能根据你的代码给你的设计提供输入，又可以把你设计的输出在屏幕上显示出来给你debug。那么这个时候，一个在Multisim上的testbench就完成了。

　　狭义的总结一下:FPGA的testbench就是一个.v(verilog)或者.轮里危散vhd(vhdl)的文件比始贵配采协。这个文件能给你的设计提供激励，并能在一些专用的软件中提供良好的de员曲五社游食将验务波析bug接口。这个就是一个tes守李药略介tbench。

高级应配油做它则采地用

　　关于testbench的高级应用。刚才说了初步的testbench。其实testbench是verification(验证)中的一个手段。验证是什么呢?举例:做鱼了，你往里面加了调料，然后再尝尝味道，这个就是验证的过程。同样你可以分成几个部分，一条鱼，好比你的设计，然后你给他一定的激励，也就是调料啦。然后你再尝一尝，看看鱼是不是达到你想要的味道了。那就是一头古二构热种验证的手段，如果淡了。那别增倍么加点盐，再尝尝，这个就是反复验证。

　　解内拉我相烟减哥testbench图解一下比较清楚。 =============================Testbench=========革温停超=============士=======

　　| | | | | | ================== | | | 激励生成 |====》 | | | 输出校验 | | |预想输入 | 设计 |==》 | | | | | | 设计 | | =============== ==湖率选内创=========站流映======= 输出 ===================

　　testbench里面包含了两个东西:

　　1、激励生成。也就是我们刚才初级时候说的所谓的"testbench"。英文么就是simulator，这个只用来生成输出，他自己没有输入，只是按照一定的规律去给你的设计激励，激励通过设计的输入端口送到你的设计中。其余的事情不管。这里的激励，都是预先设想好的，比如根据某个协议，或者某种通信方式传递。 2、你的设计。英文可以叫做DUT:design under testbench或者DUV:design under verification。当然咯。这个是你主要目标。

　　2、输出校验。校验你的输出。英文叫markerboard，他所管的事情就是，接收你设计的输入，然后通过校验，找出对应的问题。然后报错，或者统计错误。等等。通俗的讲，你设计它就是把你自己解脱出来，让他来帮你找错误。他输出给你的可能就是通过打印啊，通知啊，等等方法了解你设计的正确性。

　　那么你有可能问了，这个东西用verilog或者VHDL能写么，modelsim里能用么?的确是可以的，有写甚至可以用c的代码通过程序接口来转换到modelsim里面来帮助验证。

总结

　　最后说两句:testbench是一个平台，帮助你从软件方面验证的。对于来自这个概念不需强求，等你自己360百科的验证写多了，自然而然就会了解其中深刻的含义。先行小待适夜核景请许开始慢慢的写一些激励，然后再写写校验。到时候你收获的东西自然而然的能帮助你理解testbench和verification